魏明哲

摘要：本文針對我院通信工程專業(yè)的特點，提出變換課程教學語言、改革課程教學方式和課程考核方式等結(jié)合業(yè)界應用、符合應用型人才培養(yǎng)目標的新教學模式，結(jié)合案例教學。實踐表明，EDA課程的教學改革對培養(yǎng)學生的應用和創(chuàng)新能力起到了積極作用。

關鍵詞：EDA課程；教學改革；通信工程專業(yè)

中圖分類號：G642.0文獻標志碼：A文章編號：2095-9214（2016）02-0116-02

一、引言

集成電路技術(shù)在實際工程應用中的飛速發(fā)展，促使EDA技術(shù)的不斷深化，同時也推動了高等院校電子信息類專業(yè)課程設置與培養(yǎng)方案的不斷調(diào)整。用人單位對相關專業(yè)高校畢業(yè)生的實際工作能力要求不斷提高，學生的培養(yǎng)面臨新的挑戰(zhàn)，為了使學生掌握現(xiàn)代電子設計方法，培養(yǎng)適應電子信息技術(shù)快速發(fā)展的專業(yè)技術(shù)人才，各大高校在EDA技術(shù)課程的設置上都有許多探索和實踐。本校針對通信工程專業(yè)的特點和學生就業(yè)方向及趨勢的分析，對傳統(tǒng)EDA教學進行了改革，并付諸教學實踐，力求更好的培養(yǎng)學生的綜合實踐能力和創(chuàng)新能力，提高人才培養(yǎng)質(zhì)量。

二、以往教學存在的問題

（一）課程語言定位

我院通信工程專業(yè)EDA課程設置為FPGA設計開發(fā)，以往教學采用VHDL語言，VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設計的基本點。而Verilog HDL是以模塊為基礎的設計方法，在描述復雜的硬件電路時，設計人員總是將復雜的功能劃分為簡單的功能，模塊是提供每個簡單功能的基本結(jié)構(gòu)。設計人員可以采取“自頂向下”的思路，將復雜的功能模塊劃分為低層次的模塊。并且Verilog HDL的設計初衷是成為一種基本語法與C語言相近的硬件描述語言。這是因為C語言在Verilog HDL設計之初，已經(jīng)在許多領域得到廣泛應用，C語言的許多語言要素已經(jīng)被許多人習慣。一種與C語言相似的硬件描述語言，可以讓電路設計人員更容易學習和接受。

（二）教學融合度

EDA課程的常用教學方式是以理論講授為主，實驗教學采用EDA軟件進行仿真，并在EDA實驗箱上進行驗證的實踐方式。本院EDA課程設置為FPGA開發(fā)，應用Quartus II軟件進行開發(fā)，EDA課程的實驗內(nèi)容和綜合性相對較強，教師難以在理論課堂上講解全面、透徹，造成學生被動聽課，總認為教師講了很多，但卻不知道何時用、如何用。實踐中不能很好地應用理論指導是普遍存在的一種現(xiàn)象。

（三）實驗考核與管理

以應用型人才培養(yǎng)為目標的教學質(zhì)量和教學效果考核應該注重于學生實際能力的考核，目前EDA課程的教學效果和教學質(zhì)量仍然以理論課為主，實驗課的考核依附于理論課成績，并且所占比例不大，且考核方式單一，沒有使學生真正從思想上提高培養(yǎng)動手能力的意識，沒有達到實驗教學的真正目的。

并且實驗課程大部分采用以班級為單位，固定時間上實驗課的形式，導致出現(xiàn)實驗課時間受限，無法安排一些規(guī)模較大的綜合設計性實驗的問題和通常不安排學生在沒有實驗教師在場的情況下進入實驗室做實驗，儀器設備利用率低的問題，極大地浪費了資源，限制了EDA課程開展的系統(tǒng)性和靈活性。

因此，在加強實驗室的建設和管理工作的同時，積極為學生建立可移動實驗室創(chuàng)造條件，這樣可大大提高學生的學習積極性和實踐條件。

三、解決方案

（一）更換課程語言

VHDL語言因其語法規(guī)范豐富且教材體系完整，更嚴謹、更容易和實際硬件聯(lián)系起來等特點，被廣大院校應用于課程教學中。但VHDL語言存在于業(yè)界應用脫節(jié)的實際應用問題。在產(chǎn)業(yè)界Verilog HDL比較流行，應用型高校人才培養(yǎng)應充分考慮用人單位和市場的實際應用需求；另外，Verilog HDL適合算法級，RTL，邏輯級，門級，而VHDL適合特大型的系統(tǒng)級設計，高校教學應注重學生相關課程基礎學習的扎實性和良好的后續(xù)擴展性；Verilog HDL的設計初衷是成為一種基本語法與C語言相近的硬件描述語言。這是因為C語言在Verilog HDL設計之初，已經(jīng)在許多領域得到廣泛應用，C語言的許多語言要素已經(jīng)被許多人習慣。一種與C語言相似的硬件描述語言，可以讓學生更容易學習和接受。

基于以上分析，通信工程專業(yè)注重于通信系統(tǒng)開發(fā)設計過程中所應用到的通信模塊的設計和應用，區(qū)別于電子信息工程專業(yè)的中大型集成電路的設計，所以，我院將通信工程專業(yè)EDA課程的教學語言改為Verilog HDL語言，適合專業(yè)發(fā)展，迎合業(yè)界應用。

（二）改革課堂教學方式

課程共為56學時，其中課堂理論授課學時為30學時，主要側(cè)重Verilog HDL語言的語法知識點和工程編寫方法的理論部分授課；實驗課程12學時，主要側(cè)重于課堂基本知識的驗證和學習；其他14學時采用實驗室授課模式，側(cè)重于結(jié)合工程案例，引導學生從工程應用角度理解課程知識點，

與課堂以語法知識為重點的教學方式形成互補，構(gòu)建更加全面的知識體系，并通過一個學期的教學實踐，得到了較好的效果，學生反響好。

（三）改變考核結(jié)構(gòu)

原課程期末考試采用傳統(tǒng)的理論試卷考試和實驗考試兩部分，存在考核方式較為獨立，考核結(jié)果不能完全反映學生掌握程度的問題。改革之后，期末考核部分分為平時作業(yè)、理論考試、實驗考試和工程項目設計等多方面的考核方式，再結(jié)合課程之后的課程設計環(huán)節(jié)，充分深化學生對基礎知識點和工程項目設計的掌握程度，提高學生的應用能力。

四、結(jié)語

通過一個學期的應用論證和本學期的教學反饋，我院通信工程專業(yè)EDA課程改革的模式和方法取得了預期的效果，學生反響較好，課程教學效果良好，此教學模式能夠培養(yǎng)學生的科學研究素養(yǎng)，激發(fā)學生的創(chuàng)新能力，鍛煉學生的實踐能力，提高了學生學習的主觀能動性，切實提高學生的創(chuàng)新能力，為學生畢業(yè)后更好地適應社會需求打下堅實的基礎。

（作者單位：唐山學院智能與信息工程學院）

參考文獻：

[1]基于通信工程專業(yè)的EDA教學探討與實踐.于華楠，趙睿，鄔春明等.東北電力大學學報，2011，31（5/6）：195-197.

[2]基于培養(yǎng)學生創(chuàng)新能力的EDA教學改革探索.徐學紅.教育論壇，2011.8：147-149.

[3]EDA技術(shù)開放實驗室研究型實驗的教學探索林連冬實驗室研究與探索.2013.32（5）：216-218，226.

[4]基于創(chuàng)新型人才培養(yǎng)模式的EDA課程改革和實踐.常紅霞，許雪艷，余建立.教育教學論壇，2015.10（43）：101-102.